解説［ＬＳＩ製造］〜「１Ｔ−ＳＲＡＭ」のセル面積を半減　キャパシタの立体化で実現
日経マイクロデバイス　第212号　2003.2.1

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掲載誌	日経マイクロデバイス　第212号（2003.2.1）
ページ数	1ページ　（全1127字）
形式	PDFファイル形式　（190kb）
雑誌掲載位置	98ページ目

　立体構造のキャパシタによって，セル面積を削減するＤＲＡＭ混載技術を米ＭｏＳｙｓ，Ｉｎｃ．が開発した。従来品の「１Ｔ−ＳＲＡＭ」に比べてチップ面積を半減できる「１Ｔ−ＳＲＡＭ−Ｑ」として実用化していく。１Ｔ−ＳＲＡＭのセル面積が，現在多く使われている６Ｔ型（６トランジスタ型）の半分なので，今回の１Ｔ−ＳＲＡＭ−Ｑのセル面積は６Ｔ型の１／４となる。　同社の技術は，メモリーの面積が，チップ面積の１０％…