Ｉｎｓｉｄｅ　ＬＳＩ　第２回高誘電ゲート絶縁膜（２）　課題克服，６５ｎｍで実用化へ，「フェルミ・レベル・ピニング」を抑制〜６５ｎｍでの実用化狙い　ｈｉｇｈ−ｋで１０年間の寿命を確保
日経マイクロデバイス　第232号　2004.10.1

この記事の情報
掲載誌	日経マイクロデバイス　第232号（2004.10.1）
ページ数	5ページ　（全7670字）
形式	PDFファイル形式　（590kb）
雑誌掲載位置	50〜54ページ目

大塚　文雄，安平　光雄，有門　経敏半導体先端テクノロジーズ（Ｓｅｌｅｔｅ）　第一研究部　高誘電率（ｈｉｇｈ−ｋ）ゲート絶縁膜の６５ｎｍノード（ｈｐ９０）での実用化にメドが付いた（図１）。これまでの課題だったキャリヤ移動度は，ＳｉＯ２を使ったトランジスタと同等のレベルに改善している。新たに浮上してきた「フェルミ・レベル・ピニング」本誌注）の問題は，抑制できる見通しが付いた。最終的な課題であるデバイス…