Ｉｎｓｉｄｅ ＥＤＡ〜バラつきに強い設計手法 富士通が高速プロセサで実証
日経マイクロデバイス 第256号 2006.10.1
| 掲載誌 | 日経マイクロデバイス 第256号（2006.10.1） |
|---|---|
| ページ数 | 5ページ （全5225字） |
| 形式 | PDFファイル形式 （334kb） |
| 雑誌掲載位置 | 71〜75ページ目 |
プロセスのバラつきが大きくても狙った歩留まりで高速チップを設計できる手法を富士通のサーバシステム事業本部が確立した。２００６年初めからサーバー向けプロセサ・チップの開発にこの手法を適用している。手法のベースは，統計的タイミング・アナライザ（ＳＳＴＡ：ｓｔａｔｉｓｔｉｃａｌ ｓｔａｔｉｃ ｔｉｍｉｎｇ ａｎａｌｙｚｅｒ）である。実用技術としては開発途上のＳＳＴＡに複数の工夫を施して，製品設計で使える…
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