Ｉｎｓｉｄｅ　ＬＳＩ　第４回低誘電率層間絶縁膜（２）〜第４回　低誘電率層間絶縁膜（２）　低ダメージ技術を駆使し　ポーラス材料で配線層を試作
日経マイクロデバイス　第235号　2005.1.1

この記事の情報
掲載誌	日経マイクロデバイス　第235号（2005.1.1）
ページ数	5ページ　（全5917字）
形式	PDFファイル形式　（141kb）
雑誌掲載位置	89〜93ページ目

近藤　誠一半導体先端テクノロジーズ（Ｓｅｌｅｔｅ）　第一研究部　バックエンドプログラム機械的・化学的にぜい弱なポーラス低誘電率（ｌｏｗ−ｋ）膜に，いかにダメージを与えずにＣｕ配線層を形成するか。これがｈｐ６５以降の多層配線技術のポイントになる。従来のＣＭＰ（化学的機械研磨）技術をそのまま使ったのではｌｏｗ−ｋ膜のはがれやビアの接続不良が起き，まともな配線は作れない。半導体先端テクノロジーズ（Ｓｅｌ…