Ｎｅｗ Ｐｒｏｄｕｃｔｓ〜 １１０ｎｍルールのＡＳＩＣ 開発費はセルベースＬＳＩの１／３〜１／４ １００万ゲート規模の納期は５週間〜７週間
日経エレクトロニクス 第854号 2003.8.18
| 掲載誌 | 日経エレクトロニクス 第854号（2003.8.18） |
|---|---|
| ページ数 | 1ページ （全889字） |
| 形式 | PDFファイル形式 （54kb） |
| 雑誌掲載位置 | 51ページ目 |
米ＬＳＩ Ｌｏｇｉｃ Ｃｏｒｐ．は，短納期・低開発費を特徴とするＡＳＩＣ「ＲａｐｉｄＣｈｉｐ」の新たなファミリーとして，設計ルールが１１０ｎｍの製品群「Ｘｔｒｅｍｅ」と「Ｉｎｔｅｇｒａｔｏｒ」を発売した。１００万ゲート規模のＡＳＩＣを発注する場合，ゲート・レベルのネットリストを渡してからサンプル品を入手するまでの期間は５週間〜７週間と短い。開発費は同一設計ルールのセルベースＬＳＩの１／３〜１／４…
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