ニュース・レポート〜Ｖｅｒｉｌｏｇのテスト・ベンチが 自動生成できるツールを発売
日経エレクトロニクス 第734号 1999.1.11
| 掲載誌 | 日経エレクトロニクス 第734号（1999.1.11） |
|---|---|
| ページ数 | 1ページ （全1257字） |
| 形式 | PDFファイル形式 （29kb） |
| 雑誌掲載位置 | 30ページ目 |
米ＳｕｒｅＦｉｒｅ Ｖｅｒｉｆｉｃａｔｉｏｎ，Ｉｎｃ．は，ＲＴＬ（ｒｅｇｉｓｔｅｒ ｔｒａｎｓｆｅｒ ｌｅｖｅｌ）のＶｅｒｉｌｏｇ─ＨＤＬ設計データから，テスト・ベンチを自動生成するＥＤＡツールを発売した。論理シミュレーションを使う検証手法を強化する。 システムＬＳＩの開発で，検証が大きなボトルネックになっている１）。あるシステムＬＳＩの開発者は，「設計の工数を１とすれば，検証の工数は３から５にな…
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