新製品ニュース〜論理シミュレータと組み合わせて使う， 疑似モデル・チェッキング・ツール
日経エレクトロニクス 第733号 1999.1.4
| 掲載誌 | 日経エレクトロニクス 第733号（1999.1.4） |
|---|---|
| ページ数 | 1ページ （全680字） |
| 形式 | PDFファイル形式 （125kb） |
| 雑誌掲載位置 | 69ページ目 |
米Ｖｅｒｉｓｉｔｙ Ｄｅｓｉｇｎ，Ｉｎｃ．は，同社のＥＤＡツール「Ｓｐｅｃｍａｎ」を「Ｓｐｅｃｍａｎ Ｅｌｉｔｅ」にバージョン・アップした（ｈｔｔｐ：／／ｗｗｗ．ｖｅｒｉｓｉｔｙ．ｃｏｍ／ｈｔｍｌ／ｄｅｆａｕｌｔ＿ｓｐｅｃｍａｎｅｌｉｔｅ．ｈｔｍｌ）。どちらも，ＶＨＤＬシミュレータやＶｅｒｉｌｏｇ−ＨＤＬシミュレータといった論理シミュレータと組み合わせて使うことによって，疑似的なモデル・チェッキ…
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