Ｔｅｃｈ−Ｏｎ！Ｒａｎｋｉｎｇ［ＥＤＡ］〜ＮＥＣ，５０００万トランジスタ超の 高速ＬＳＩのバックエンド設計期間を１／３に バジェッティングの作業を不要にして実現
日経マイクロデバイス 第255号 2006.9.1
| 掲載誌 | 日経マイクロデバイス 第255号（2006.9.1） |
|---|---|
| ページ数 | 1ページ （全351字） |
| 形式 | PDFファイル形式 （238kb） |
| 雑誌掲載位置 | 100ページ目 |
ＮＥＣとＮＥＣエレクトロニクスは，主にスーパーコンピュータやサーバー機に使い，５０００万トランジスタを超える規模で動作速度が数百ＭＨｚのＬＳＩのバックエンド設計期間（回路設計期間とレイアウト設計期間の合計）を従来比で約１／３に削減できる設計手法を開発した。７月下旬に米国で開催された「４３ｒｄ Ｄｅｓｉｇｎ Ａｕｔｏｍａｔｉｏｎ Ｃｏｎｆｅｒｅｎｃｅ（ＤＡＣ）」で発表した。今回，境界移動法と呼ばれ…
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