ＷＥＢ Ａｃｃｅｓｓ Ｒａｎｋｉｎｇ［Ｌｏｇｉｃ］〜米Ｍｏｎｔｅｒｅｙのデザイン・プランナを活用し 東芝が８００万ゲートＳｏＣを一発設計
日経マイクロデバイス 第223号 2004.1.1
| 掲載誌 | 日経マイクロデバイス 第223号（2004.1.1） |
|---|---|
| ページ数 | 2ページ （全258字） |
| 形式 | PDFファイル形式 （129kb） |
| 雑誌掲載位置 | 116〜117ページ目 |
米Ｍｏｎｔｅｒｅｙ Ｄｅｓｉｇｎ Ｓｙｓｔｅｍｓ， Ｉｎｃ．は，同社のデザイン・プランナ（バーチャル・プロトタイピング・ツール）を使って，東芝が「ＭｅＰ（Ｍｅｄｉａ ｅｍｂｅｄｄｅｄ Ｐｒｏｃｅｓｓｏｒ）」コアを含むＳｏＣ（ｓｙｓｔｅｍ ｏｎ ａ ｃｈｉｐ）の設計に成功したと発表した。このチップは６層配線の０．１３μｍプロセスで製造する。回路規模は８００万ゲートで，１５１個の大規模回路ブロックを…
記事の購入（ダウンロード）
購入には会員登録が必要です 会員登録はこちら
価格 330円（税込）
他のIDで購入する
G-Search ミッケ！は雑誌を記事ごとに販売するサービスです。
この記事は「2ページ（全258字）」です。ご購入の前に記事の内容と文字数をお確かめください。
（注）特集のトビラ、タイトルページなど、図案が中心のページもございます。
ＷＥＢ Ａｃｃｅｓｓ Ｒａｎｋｉｎｇ［Ｌｏｇｉｃ］〜マイクロプロセサ開発は 「性能一辺倒だけでなくなった」
ＷＥＢ Ａｃｃｅｓｓ Ｒａｎｋｉｎｇ［Ｌｏｇｉｃ］〜「アナログ，マスク，液晶に集中」 ＳＩＩがＥＤＡの事業方針を説明
ＷＥＢ Ａｃｃｅｓｓ Ｒａｎｋｉｎｇ［Ｌｏｇｉｃ］〜３００ｍｍウエーハ工場を 米ＡＭＤが独ドレスデンに建設
ＷＥＢ Ａｃｃｅｓｓ Ｒａｎｋｉｎｇ［Ｌｏｇｉｃ］〜いよいよ見えてきた 「ひずみエンジニアリング」の方向性
ＷＥＢ Ａｃｃｅｓｓ Ｒａｎｋｉｎｇ［Ｌｏｇｉｃ］〜４５ｎｍ共同研究プログラム 世界大手８〜１０社の参加目指す
