Ｒａｎｋｉｎｇ［Ｌｏｇｉｃ］〜ｈｉｇｈ−ｋ積層ゲートでリークの抑制に有効 Ｓｅｌｅｔｅが理論的に検証
日経マイクロデバイス 第220号 2003.10.1
| 掲載誌 | 日経マイクロデバイス 第220号（2003.10.1） |
|---|---|
| ページ数 | 1ページ （全372字） |
| 形式 | PDFファイル形式 （100kb） |
| 雑誌掲載位置 | 83ページ目 |
高誘電率（ｈｉｇ−ｋ）膜とＳｉＯ２膜を積層したスタック構造が，ゲート・リーク電流の抑制に有効であることを，半導体先端テクノロジーズ（Ｓｅｌｅｔｅ）が理論的に検証した。６５ｎｍ世代のｎＭＯＳ ＦＥＴのドレイン電流およびエネルギー分布をモンテカルロ・シュミレータで計算した。ＳｉＯ２膜，ｈｉｇｈ−ｋ膜，それらの複合膜が対象である。バリヤー性の高いＳｉＯ膜が絶縁膜への電子の飛び込みを低減させる効果を利用…
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