ＮＥＴｓ連載講座〜高密度実装技術の最前線（１） ＬＳＩ間の配線を 貫通電極で短縮する
日経エレクトロニクス 第886号 2004.11.8
| 掲載誌 | 日経エレクトロニクス 第886号（2004.11.8） |
|---|---|
| ページ数 | 10ページ （全8498字） |
| 形式 | PDFファイル形式 （556kb） |
| 雑誌掲載位置 | 146〜155ページ目 |
小型の電子機器の増加に伴い，ＬＳＩの実装密度を高める手段として，チップを縦に積層する３次元実装が身近になってきた。次の課題は，チップ間の配線を縮め，回路全体を高速化することだ。本稿では，チップに貫通電極を形成し，ＬＳＩ間の配線を短縮する技術の詳細を紹介する。（金子 寛人＝本誌）高橋 健司超先端電子技術開発機構（ＡＳＥＴ）／東芝 超先端電子技術開発機構（ＡＳＥＴ）は複数のチップを縦に積み重ねる３次元…
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