Ｒｅｐｏｒｔ［ＬＳＩ］〜１８μｍと極薄のＮＡＮＤ型フラッシュを３３段重ねてワイヤー・ボンディング
日経マイクロデバイス　第285号　2009.3.1

この記事の情報
掲載誌	日経マイクロデバイス　第285号（2009.3.1）
ページ数	2ページ　（全1681字）
形式	PDFファイル形式　（352kb）
雑誌掲載位置	78〜79ページ目

　パッケージ技術を使って半導体メモリーの大容量化を図る手法としてＳｉ貫通ビア（ＴＳＶ）が注目されている中，東芝セミコンダクター社メモリ事業部はワイヤー・ボンディングという従来からある技術を使って厚さ１８μｍと極薄のチップを高密度実装する技術を開発した（図１）。その詳細について，１月に東京ビッグサイトで開催された展示会「インターネプコン・ジャパン／半導体パッケージング技術展」併催のセミナーで明らかに…