Ｉｎｓｉｄｅ Ｌｏｇｉｃ〜６５ｎｍ以降の低電力化シナリオ ＭＯＳ ＦＥＴのリーク電流を二ケタ低減
日経マイクロデバイス 第230号 2004.8.1
| 掲載誌 | 日経マイクロデバイス 第230号（2004.8.1） |
|---|---|
| ページ数 | 8ページ （全9111字） |
| 形式 | PDFファイル形式 （163kb） |
| 雑誌掲載位置 | 59〜66ページ目 |
山縣 保司，今井 清隆ＮＥＣエレクトロニクス先端デバイス開発事業部ＭＯＳ ＦＥＴのリーク電流を最大で二ケタ低減する技術を，ＮＥＣエレクトロニクスが開発した。６５ｎｍノード（ｈｐ９０）以降，リーク電流の抑制は，ＬＳＩの高性能化と低電力化を両立し続ける上で最大の課題となる。同社は，米Ｔｒａｎｓｍｅｔａ Ｃｏｒｐ．から導入した基板バイアス制御技術に最適化させたトランジスタ構造および高誘電率（ｈｉｇｈ−ｋ…
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