Ｎｅｗ　Ｐｒｏｄｕｃｔｓ〜ＦＰＧＡ／ＣＰＬＤ設計環境　クロック周波数を１３％，利用効率を２３％向上
日経エレクトロニクス　第857号　2003.9.29

米Ｘｉｌｉｎｘ，Ｉｎｃ．は，同社のＦＰＧＡ／ＣＰＬＤ用統合設計環境の新版「ＩＳＥ　６．１ｉ」を発表した。従来品の「ＩＳＥ　５．２ｉ」と比べて，実現可能なクロック周波数を１３％高め，回路の利用効率を２３％向上できる。これまではユーザーが手設計する必要があった，２００ＭＨｚを超える高速メモリ・インタフェース用のローカル・クロック配線の設計を自動化している。Ｌｉｎｕｘに対応する。ザイリンクスＴＥＬ（０３…