NETsレポート〜日立とLSI Logic社の提携, ASICの開発コストを削減 電子線直接描画を0.13nm品の試作に採用
日経エレクトロニクス 第756号 1999.11.1
掲載誌 | 日経エレクトロニクス 第756号(1999.11.1) |
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ページ数 | 2ページ (全2497字) |
形式 | PDFファイル形式 (45kb) |
雑誌掲載位置 | 132〜133ページ目 |
日立製作所と米LSI Logic Corp.が,システムLSIの製造技術の共同開発と生産協力で提携に合意した。共同開発する技術は,最小加工線幅が0.13nm以下の露光技術,配線技術,トランジスタ構造など多岐に渡る。中でも注目できるのは,電子線直接描画技術を使ってチップを試作できる体制を整えることを明言した点である。システムLSIユーザには,試作チップの開発期間の短縮と試作コストの削減という形でメリ…
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