技術速報〜ＮＥＣ，配線層形成後にキャパシタを作る手法で１６Ｋビットの 強誘電体メモリを試作，実際の製品にも適用の方向
日経エレクトロニクス 第753号 1999.10.4
| 掲載誌 | 日経エレクトロニクス 第753号（1999.10.4） |
|---|---|
| ページ数 | 1ページ （全622字） |
| 形式 | PDFファイル形式 （54kb） |
| 雑誌掲載位置 | 22ページ目 |
ＮＥＣは，配線層形成後に強誘電体キャパシタを形成する手法を用いて，論理ＬＳＩ混載に向けた強誘電体メモリを試作した（Ｋ．Ａｍａｎｕｍａほか，１９９９ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｃｏｎｆｅｒｅｎｃｅ ｏｎ Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｅｖｉｃｅｓ ａｎｄ Ｍａｔｅｒｉａｌｓ（ＳＳＤＭ），講演番号Ｃ−７−３，Ｓｅｐ．１９９９）。今後はキャパシタ形成後に配線層を作る一般的な製造手法ではなく，この方式に切…
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