新製品ニュース〜ＣＰＬＤに最適化したＣＰＵコア 回路規模は２万５０００ゲート
日経エレクトロニクス 第773号 2000.7.3
| 掲載誌 | 日経エレクトロニクス 第773号（2000.7.3） |
|---|---|
| ページ数 | 1ページ （全692字） |
| 形式 | PDFファイル形式 （254kb） |
| 雑誌掲載位置 | 65ページ目 |
米Ａｌｔｅｒａ Ｃｏｒｐ．は，同社のＣＰＬＤ（ｃｏｍｐｌｅｘ ｐｒｏｇｒａｍｍａｂｌｅ ｌｏｇｉｃ ｄｅｖｉｃｅ）「ＡＰＥＸ」に最適化した独自アーキテクチャのＣＰＵコア「Ｎｉｏｓ」を発売した。ＲＴＬ（ｒｅｓｉｓｔｏｒ ｔｒａｎｓｆｅｒ ｌｅｖｅｌ）のＨＤＬで記述したいわゆるソフト・タイプ・コアである。 命令は１６ビットの固定長。１サイクルで１命令を実行する。パイプラインは５段。最大５０ＭＨｚで動…
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